目錄譯者序原書前言原書致謝本書內(nèi)容導(dǎo)圖第1章 速度架構(gòu)設(shè)計1.1高吞吐量1.2低延遲1.3時序1.3.1添加寄存器層1.3.2并行結(jié)構(gòu)1.3.3邏輯結(jié)構(gòu)扁平化1.3.4寄存器平衡1.3.5路徑重新排序1.4要點總結(jié)第2章 面積架構(gòu)設(shè)計2.1流水線折疊2.2基于控制的邏輯重用2.3資源共享2.4復(fù)位對面積的影響2.4.1沒有復(fù)位的資源2.4.2沒有置位的資源2.4.3沒有異步復(fù)位的資源2.4.4復(fù)位RAM2.4.5使用觸發(fā)器置位/復(fù)位引腳2.5要點總結(jié)第3章 功耗架構(gòu)設(shè)計3.1時鐘控制3.1.1時鐘偏移3.1.2管理偏移3.2輸入控制3.3降低供電電壓3.4雙沿觸發(fā)器3.5修改端接配置3.6要點總結(jié)第4章 設(shè)計示例：高級加密標準4.1AES架構(gòu)4.1.1字節(jié)替換模塊的一級流水線4.1.2行移位模塊的零級流水線4.1.3列混淆模塊的兩級流水線4.1.4加輪密鑰模塊的一級流水線4.1.5緊湊型架構(gòu)4.1.6部分流水線架構(gòu)4.1.7全流水線架構(gòu)4.2性能與面積4.3其他優(yōu)化第5章 高級設(shè)計5.1抽象設(shè)計技術(shù)5.2圖形狀態(tài)機5.3DSP設(shè)計5.4軟/硬件協(xié)同設(shè)計5.5要點總結(jié)第6章 時鐘域6.1跨時鐘域6.1.1亞穩(wěn)態(tài)6.1.2解決方案1：相位控制6.1.3解決方案2：兩級觸發(fā)器同步6.1.4解決方案3：FIFO結(jié)構(gòu)6.1.5分離同步模塊6.2ASIC原型中的門控時鐘6.2.1時鐘模塊6.2.2移除門控6.3要點總結(jié)第7章 設(shè)計示例：I2S和SPDIF7.1I2S7.1.1協(xié)議7.1.2硬件架構(gòu)7.1.3分析7.2SPDIF7.2.1協(xié)議7.2.2硬件架構(gòu)7.2.3分析第8章 實現(xiàn)數(shù)學函數(shù)8.1硬件除法8.1.1乘移法8.1.2迭代除法8.1.3Goldschmidt方法8.2Taylor和Maclaurin級數(shù)展開8.3CORDIC算法8.4要點總結(jié)第9章 設(shè)計示例：浮點單元9.1浮點格式9.2流水線架構(gòu)9.2.1Verilog實現(xiàn)9.2.2資源和性能第10章 復(fù)位電路10.1異步復(fù)位與同步復(fù)位10.1.1完全異步復(fù)位的問題10.1.2完全同步復(fù)位10.1.3異步置位，同步撤銷10.2混合復(fù)位類型10.2.1不可復(fù)位的觸發(fā)器10.2.2內(nèi)部生成的復(fù)位10.3多時鐘域10.4要點總結(jié)第11章 高級仿真11.1測試平臺架構(gòu)11.1.1測試平臺組件11.1.2測試平臺流程11.2系統(tǒng)激勵11.2.1MATLAB11.2.2總線功能模型11.3代碼覆蓋率11.4門級仿真11.5翻轉(zhuǎn)覆蓋率11.6運行時陷阱11.6.1時間精度11.6.2毛刺抑制11.6.3組合延遲建模11.7要點總結(jié)第12章 面向綜合的編碼12.1決策樹12.1.1優(yōu)先級與并行性12.1.2完整條件12.1.3多個控制分支12.2陷阱12.2.1阻塞與非阻塞12.2.2for循環(huán)12.2.3組合邏輯環(huán)12.2.4推斷鎖存器12.3設(shè)計組織12.3.1分區(qū)12.3.2參數(shù)化12.4要點總結(jié)第13章 設(shè)計示例：安全哈希算法13.1SHA-1架構(gòu)13.2實現(xiàn)結(jié)果第14章 綜合優(yōu)化14.1速度與面積的權(quán)衡14.2資源共享14.3流水線操作、重定時和寄存器平衡14.3.1復(fù)位對寄存器平衡的影響14.3.2重新同步寄存器14.4FSM編譯14.4.1移除不可達狀態(tài)14.5黑盒14.6物理綜合14.6.1前向注釋與后向注釋14.6.2基于圖的物理綜合14.7要點總結(jié)第15章 布圖規(guī)劃15.1設(shè)計分區(qū)15.2關(guān)鍵路徑布圖規(guī)劃15.3布圖規(guī)劃風險15.4最佳布圖規(guī)劃15.4.1數(shù)據(jù)路徑15.4.2高扇出15.4.3器件結(jié)構(gòu)15.4.4可重用性15.5降低功耗15.6要點總結(jié)第16章 布局和布線優(yōu)化16.1最優(yōu)約束16.2布局和布線之間的關(guān)系16.3邏輯復(fù)制16.4跨層次優(yōu)化16.5I/O寄存器16.6打包因子16.7映射邏輯到RAM16.8寄存器排序16.9布局種子16.10引導(dǎo)式布局和布線16.11要點總結(jié)第17章 設(shè)計示例：微處理器17.1SRC架構(gòu)17.2綜合優(yōu)化17.2.1速度與面積17.2.2流水線17.2.3物理綜合17.3布圖規(guī)劃優(yōu)化17.3.1分區(qū)式布圖規(guī)劃17.3.2關(guān)鍵路徑布圖規(guī)劃：示例117.3.3關(guān)鍵路徑布圖規(guī)劃：示例2第18章 靜態(tài)時序分析18.1標準分析18.2鎖存器18.3異步電路18.3.1組合邏輯反饋18.4要點總結(jié)第19章 PCB問題19.1電源19.1.1電源要求19.1.2穩(wěn)壓器19.2去耦電容19.2.1概念19.2.2數(shù)值計算19.2.3電容布局19.3要點總結(jié)附錄附錄A AES加密的流水線級附錄B SRC微處理器的頂層模塊參考文獻