本書系統(tǒng)地對Verilog HDL語法和程序設計進行了介紹，明確了數字可綜合邏輯設計和測試仿真程序設計在Verilog HDL中的不同，通過對典型的組合邏輯電路、時序邏輯電路和測試程序的設計舉例，較為完整地說明了Verilog HDL在數字集成電路中的使用方法。 
      全書共8章，主要內容包括硬件描述語言和Verilog HDL概述，Verilog HDL的基本語法，Verilog HDL程序設計語句和描述方式，組合電路和時序電路的設計舉例，Verilog HDL集成電路測試程序和測試方法，較為復雜的數字電路和系統(tǒng)的設計舉例，數字集成電路中Verilog HDL的EDA工具和使用，以及對Verilog HDL發(fā)展的分析等。
      本書可作為電子信息類相關專業(yè)本科生和研究生的教材，也可作為數字集成電路設計工程師的參考書。