本書提出了一種基于制程變異的現(xiàn)場(chǎng)可編程門陣列電子電路時(shí)序優(yōu)化方法。本書介紹了三種針對(duì)FPGA延遲變化的新的優(yōu)化方法，包括兩階段變異感知布局、部分重布線和變異感知重定時(shí)，利用測(cè)量的變異圖來(lái)減少制程變異對(duì)FPGA的影響。